تفاصيل الوظيفة:

وصف الوظيفة:

نحن نبحث عن مهندس تصميم RTL أول لديه أكثر من 5 سنوات من الخبرة لقيادة تصميم المنطق وتكامل IP مختلط الإشارة عالي السرعة من الجيل التالي.

في هذا الدور، ستقوم بسد الفجوة بين العمارة الرقمية والدوائر التناظرية المختلطة، مع تحمل مسؤولية الكتل الرقمية الحرجة التي تتحكم وتعاير وتتفاعل مع مكونات SerDes عالية السرعة.
ستتعاون بشكل وثيق مع مصممي الدوائر التناظرية، ومهندسي التحقق، وفرق العمارة لتقديم IP سيليكون قوي وفعال من حيث الطاقة ومُحسّن للغاية ومتوافق مع أحدث المواصفات.

المسؤوليات الرئيسية
تطوير RTL: تحمل مسؤولية الميكرو-هندسة وتصميم RTL (باستخدام System Verilog/Verilog) للكتل الرقمية داخل PHY، بما في ذلك PCS (طبقة الترميز الفيزيائي)، ومحركات المعايرة، وحالات إدارة الطاقة (L0s، L1، L2)، وتوزيع الساعة/إعادة الضبط.
واجهة مختلطة الإشارة والتكامل: تحديد وتصميم والتحقق من حدود الواجهة الرقمية-التناظرية. تنفيذ خوارزميات المعايرة المعقدة للمكونات التناظرية (مثل، توازن RX، مقاومة محرك TX، حلقات تتبع PLL/DLL).
امتثال IP: ضمان تكامل المنطق الرقمي بسلاسة مع طبقة الربط البيانات عبر واجهات قياسية (مثل PIPE 5.x/6.x) والالتزام الصارم بقيود البروتوكول.
تنفيذ الواجهة الأمامية: قيادة أنشطة إغلاق التصميم بما في ذلك Linting، وتحليل عبور نطاق الساعة (CDC)، والتحقق الرسمي (LEC)، وتوليد قيود تحليل التوقيت الثابت (STA).
التعاون وتصحيح الأخطاء: العمل جنبًا إلى جنب مع فرق محاكاة الدوائر التناظرية المختلطة (AMS) وفرق التحقق من التصميم (DV) لتصحيح أخطاء المحاكاة المعقدة وزيادة التغطية الوظيفية.
دعم تشغيل السيليكون: دعم التحقق بعد السيليكون، وإعادة التشغيل، وفرق التصحيح لتحديد أسباب سلوك السيليكون غير الطبيعي وتحسين معلمات المعايرة للبرامج الثابتة/الأجهزة.

المؤهلات:الخبرة: خبرة لا تقل عن 5 سنوات في تصميم RTL لـ ASIC/IP. خبرة في البروتوكولات والمجالات: معرفة قوية بهندسة SerDes عالية السرعة. فهم عميق لمعيار واجهة PIPE. الألفة مع الدوائر المختلطة: خبرة مثبتة في التعامل مع الحدود الرقمية/التناظرية، بما في ذلك التعامل مع الإشارات غير المتزامنة، وبروتوكولات المصافحة، وإدارة مجالات الطاقة الرقمية/التناظرية المتميزة. أتمتة التصميم: إتقان أدوات التصميم الأمامية القياسية في الصناعة (مثل، Synopsys SpyGlass لـ Lint/CDC، Cadence JasperGold للتحقق الرسمي، أو ما شابه). الطاقة المنخفضة والتوقيت: فهم قوي لتصاميم متعددة الساعات، وتقنيات التصميم منخفضة الطاقة (UPF، إيقاف الساعة)، وأساسيات التخليق/STA. التعليم: درجة بكاليوس أو ماجستير في الهندسة الكهربائية، أو الإلكترونيات والاتصالات، أو تخصص ذي صلة.



نوع الوظيفة: توظيف ذوي الخبرة

الوردية: الوردية 1 (الهند)

الموقع الرئيسي: الهند، بنغالور

المواقع الإضافية:



مجموعة الأعمال: مجموعة الهندسة المركزية (CEG) هي منظمة إنتل المعتمدة على البيانات التي تبني حلول هندسية قابلة للتوسع عبر ثلاثة أعمدة: تمكين المنتج (IP، الأدوات، والمنهجيات)، ASIC مخصص (الاستفادة من IP الموجود للسيليكون المخصص)، وتمكين المصنع (دعم العملاء الرئيسيين والتحقق من التقنيات). تركز المجموعة على الحلول المدفوعة بالعميل، من البداية إلى النهاية مع دورات تطوير قصيرة لتقديم تأثير تجاري قابل للقياس عبر منتجات إنتل وأعمال المصنع.

بيان النشر: سيتم النظر في جميع المتقدمين المؤهلين للتوظيف دون تمييز بسبب العرق، أو اللون، أو الدين، أو العقيدة الدينية، أو الجنس، أو الأصل القومي، أو النسب، أو العمر، أو الإعاقة الجسدية أو العقلية، أو الحالة الطبية، أو المعلومات الجينية، أو الحالة العسكرية والمحاربين القدامى، أو الحالة الزوجية، أو الحمل، أو الجنس، أو التعبير عن الجنس، أو الهوية الجنسية، أو التوجه الجنسي، أو أي سمة أخرى محمية بموجب القانون أو النظام المحلي.موقف الثقةN/A

نموذج العمل لهذا الدور

سيكون هذا الدور مؤهلاً لنموذج العمل الهجين لدينا الذي يسمح للموظفين بتقسيم وقتهم بين العمل في الموقع في موقع إنتل المعين لهم وخارجه. * تفاصيل نشر الوظيفة (مثل نموذج العمل، الموقع أو نوع الوقت) قابلة للتغيير.

*

معلومات إضافية: تلتزم إنتل بالامتثال لتحالف الأعمال المسؤول (RBA) وممارسات التوظيف الأخلاقية. نحن لا نفرض أي رسوم خلال عملية التوظيف لدينا. يجب ألا يُطلب من المرشحين دفع أي رسوم توظيف، أو رسوم فحص طبي، أو أي رسوم أخرى كشرط للتوظيف. إذا طُلب منك دفع أي رسوم خلال عملية التوظيف، يرجى الإبلاغ عن ذلك على الفور إلى مجندك.